In-Circuit Test: cómo se verifica una tarjeta ensamblada

La tarjeta ensamblada y sus defectos

Una tarjeta de circuito impreso ensamblada (Printed Circuit Board Assembly, PCBA) es el circuito impreso al que ya se le soldaron todos sus componentes. Una tarjeta madre como la de la Figura 1.1 tiene cientos de componentes y miles de uniones soldadas, y muchos de esos componentes ya no llevan ninguna marca legible. Verificarla a mano, con un multímetro y un esquemático, tomaría horas. Una línea de producción necesita la respuesta en segundos.

Dónde se fabrican los defectos

La Figura 1.2 resume el flujo típico de ensamble de montaje superficial (Surface Mount Technology, SMT). Se imprime pasta de soldadura con un esténcil, se inspecciona su volumen (Solder Paste Inspection, SPI), las máquinas colocan los componentes, la tarjeta pasa por el horno de reflujo (o por soldadura de ola para los componentes de inserción) y después se inspecciona y se prueba. El In-Circuit Test (ICT) va después de toda la soldadura y antes de la prueba funcional. La flecha discontinua es la parte más valiosa del sistema: lo que el In-Circuit Test encuentra debe regresar al proceso como acción correctiva.

Cada componente y cada unión soldada son una oportunidad de defecto. Si el proceso produce cierto número de defectos por millón de oportunidades (DPMO), la fracción de tarjetas que sale perfecta, sin ninguna prueba, es:

donde N es el número de oportunidades por tarjeta. Con 500 componentes y 3,500 uniones (N = 4,000) y un proceso bastante bueno de 150 DPMO, Y = (1 − 150×10⁻⁶)⁴⁰⁰⁰ ≈ 0.55: casi la mitad de las tarjetas trae al menos un defecto. La Figura 1.3 muestra la ecuación (1.1) para varios niveles de DPMO: en tarjetas complejas, ningún proceso SMT es tan bueno como para no necesitar prueba.

Los defectos típicos

Los defectos de ensamble se repiten de una fábrica a otra. La Figura 1.4 muestra cuatro de ellos en tarjetas reales:

• Componente ausente (missing component): la máquina no lo colocó o se desprendió en el horno.
• Corto de soldadura (solder short o solder bridge): soldadura sobrante une dos pines o pistas que deberían estar aisladas.
• Soldadura fría (cold solder joint): la soldadura no mojó bien el terminal. Se comporta como un abierto, a veces intermitente.
• Pista abierta (open trace): el cobre se interrumpió al fabricar el circuito impreso o por un golpe.

A estos se suman el componente equivocado (un resistor de 100 Ω donde iba uno de 1 kΩ, casi siempre por un carrete mal cargado), el componente invertido (diodos, electrolíticos o circuitos integrados al revés), el pin levantado y el componente dañado.

El espectro de fallas (fault spectrum) es la distribución de los tipos de defecto que produce un proceso. Una prueba vale lo que vale el porcentaje del espectro que cubre. La Figura 1.5 muestra un espectro típico medido al final de la línea: las soldaduras abiertas y los componentes faltantes suman casi el 60 %. Son justamente los defectos que una prueba eléctrica componente por componente detecta mejor.

El costo de una falla: la regla de 10

Un defecto cuesta más cuanto más tarde se descubre. En la inspección de recibo basta con devolver un componente; en campo intervienen la garantía, el servicio, el envío y la imagen de la empresa. La experiencia de la industria se resume en la regla de 10 (rule of ten): el costo de reparar una falla se multiplica aproximadamente por diez en cada etapa que avanza sin ser detectada (Figura 1.6). Las cifras exactas cambian con el producto, pero la tendencia es real.

Qué es el In-Circuit Test

Un equipo automático de prueba (Automatic Test Equipment, ATE) es un sistema controlado por computadora que aplica estímulos a un producto, mide su respuesta, la compara contra límites y decide por sí solo si pasa o falla. Al producto que se prueba se le llama unidad bajo prueba (Unit Under Test, UUT).

El In-Circuit Test (abreviado ICT; en español, prueba en circuito) es la prueba que hace un ATE especializado en tarjetas ensambladas, el In-Circuit Tester. En la industria, la sigla In-Circuit Test nombra tanto a la prueba como al equipo. Su estrategia es «dividir y vencer»: en lugar de comprobar que la tarjeta funciona, verifica que cada componente esté presente, sea el correcto, tenga el valor correcto, esté bien orientado y bien soldado, mientras sigue montado en la tarjeta. De ahí el nombre «en circuito». Para lograrlo necesita tocar eléctricamente casi todos los nodos de la tarjeta al mismo tiempo, lo que consigue con una cama de clavos (bed-of-nails): cientos o miles de puntas de resorte, una por nodo, montadas en un accesorio hecho para cada producto, el fixture.

Un programa de In-Circuit Test avanza en dos grandes pasos (Figura 1.8). Primero busca cortos y abiertos en toda la tarjeta. Después mide los componentes uno por uno, casi siempre sin alimentar la tarjeta. Cuando algo falla, el reporte dice algo como «R47: medido 100.3 Ω, esperado 1.00 kΩ ±1 %», y el técnico sabe de inmediato qué cambiar. Una tarjeta típica se prueba en menos de un minuto.

a) Cortos y abiertos

b) Prueba de componente

c) Siguiente componente

Prueba estructural contra prueba funcional

El In-Circuit Test es una prueba estructural (structural test): responde «¿está bien construida?». La prueba funcional (Functional Test, FT) alimenta la tarjeta, le aplica entradas como las del uso real y verifica las salidas: responde «¿funciona?». Las dos se complementan (Tabla 1.1).

Tabla 1.1. In-Circuit Test frente a prueba funcional.

Una tarjeta puede pasar la prueba funcional y aun así estar mal construida. Un capacitor de filtrado o un diodo de protección ausentes quizá no afecten la función en el banco, pero provocan fallas semanas después, en campo. Estos defectos latentes (latent defects) los encuentra el In-Circuit Test, porque mide el componente y no la función.

El In-Circuit Test frente a otros métodos

Ningún método encuentra todos los defectos. Una estrategia de prueba combina varios al menor costo (Tabla 1.2). La inspección óptica automática (AOI) compara imágenes con una referencia; la inspección por rayos X (AXI) ve las uniones ocultas bajo los encapsulados BGA; el flying probe mide como el In-Circuit Test con unas cuantas puntas móviles y sin fixture; el boundary scan usa celdas de prueba integradas en algunos circuitos integrados.

Tabla 1.2. Métodos de inspección y prueba de una PCBA.

Los métodos trabajan en cascada. Si una etapa detecta una fracción C (su cobertura) de las tarjetas defectuosas que recibe, deja pasar la fracción 1 − C, y las fracciones de las etapas se multiplican:

La cascada también puede reorganizarse. S. Oresjo (Agilent) propuso sustituir la inspección visual manual (MVI) por rayos X automáticos (AXI) y simplificar el programa de In-Circuit Test, porque cada método cubre mejor una parte distinta del espectro de fallas (Figura 1.9). En su caso, las fallas que llegaban a la prueba funcional bajaron de 801 a 218 DPMOc y las de campo de 33 a 3 DPMOc.

Arquitectura de un sistema de In-Circuit Test

Aunque cada fabricante (Keysight, Teradyne, SPEA, Takaya y otros) tiene su propia arquitectura, todos los sistemas de In-Circuit Test comparten los bloques de la Figura 1.10:

• Controlador: una PC con el software de desarrollo, ejecución, depuración y reportes. Se conecta al sistema de ejecución de manufactura (Manufacturing Execution System, MES) para registrar cada número de serie.
• Cabezal de prueba (testhead): contiene el subsistema analógico (fuentes de estímulo, detector, convertidor A/D), el subsistema digital (drivers y sensores que aplican y leen vectores) y las fuentes de poder programables que alimentan la UUT en las pruebas con alimentación.
• Matriz de relés y tarjetas de pines (pin cards): conectan cada canal del sistema a cualquiera de los buses internos.
• Fixture: traduce los canales del sistema a la geometría de una tarjeta concreta y la presiona contra las puntas.

La matriz de relés y los buses

El sistema no tiene un instrumento por nodo. Tiene unos cuantos instrumentos y una matriz de relés que los conecta a cualquier punta. En la Figura 1.11, cada línea horizontal es un bus interno: S (source) lleva el estímulo, I (input) lleva la corriente al detector, G (guard) va a la tierra de guarda, y las líneas de sensado (A, B, L) miden el voltaje directamente en las puntas. Para medir un resistor entre los nodos 2 y 5 con guarda en 3 y 4, el programa cierra cuatro relés. Para el siguiente paso abre esos y cierra otros. Por eso un sistema de unos cuantos miles de canales prueba tarjetas de cualquier forma.

El fixture de cama de clavos

El fixture es la pieza más cara y más específica de una estación de In-Circuit Test: se diseña y se fabrica para un solo producto a partir de los datos CAD de la tarjeta. La Figura 1.12 muestra un fixture de vacío en corte. La tarjeta descansa sobre los pines guía (tooling pins), que la alinean con las puntas a través de barrenos de herramienta. Al hacer vacío en la cámara, la presión atmosférica empuja la tarjeta (o el diafragma que la cubre) contra la placa de puntas (probe plate). Cada punta está cableada a un pin de interfaz que, a su vez, se conecta con un canal del testhead.

La fuerza que produce el vacío es la diferencia de presión por el área efectiva de la cámara:

Además del vacío existen fixtures neumáticos y mecánicos (de prensa), que empujan la tarjeta con pistones o con una palanca. La mayoría prueba por una cara, la inferior; cuando hay nodos accesibles solo por arriba se agregan puntas superiores. Un fixture de doble etapa (dual-stage) permite hacer In-Circuit Test y una prueba funcional sencilla en la misma estación.

Las puntas de prueba

Una punta de prueba con resorte (spring probe o pogo pin) tiene cuatro partes (Figura 1.13): el receptáculo, que se queda fijo en la placa y recibe el cable; el barril, que contiene el resorte; el émbolo (plunger), que se desliza; y la punta, cuya forma (corona, lanza, cóncava, estrella) se elige según lo que toca: un pad, una vía o la terminal de un componente de inserción. La fuerza crece casi linealmente con la carrera. Se trabaja a unas dos terceras partes de la carrera máxima, donde la fuerza ya es la nominal y todavía queda margen para tarjetas alabeadas.

Medir un componente soldado

Toda medición analógica del In-Circuit Test se reduce a la Ley de Ohm. Se aplica un estímulo conocido, se mide la respuesta y se calcula el valor:

La Figura 1.14 muestra los dos modos básicos. En corriente constante (CC) se inyecta una corriente conocida y se mide el voltaje; conviene para resistencias bajas. En voltaje constante (CV) se aplica un voltaje pequeño, típicamente 0.1 a 0.2 V, y la corriente se mide con un amplificador operacional en configuración de tierra virtual. La resistencia de realimentación R_f selecciona el rango:

El voltaje de prueba es bajo a propósito: por debajo de unos 0.3 V las uniones de silicio de la tarjeta no conducen, y los diodos y transistores conectados al nodo no alteran la lectura.

El problema: las trayectorias paralelas

Sobre la mesa, un multímetro mide un resistor suelto sin problema. Soldado en la tarjeta, el resistor casi nunca está solo: otros componentes forman una trayectoria paralela entre sus dos nodos. En la Figura 1.15, R1 y R2 en serie forman un camino alterno de A a B, y el amperímetro mide la suma de ambas corrientes. Lo que el instrumento ve es:

La lectura en paralelo siempre es menor que el valor real, y el error es mayor cuanto más pequeña es la trayectoria paralela comparada con R_x.

Resistencia de contacto y medición Kelvin

Cada conexión entre el instrumento y el componente (relé, cableado del fixture, punta y pad) suma una resistencia de contacto R_c, típicamente de 0.1 a 0.5 Ω por cadena. En una medición de dos hilos esa resistencia queda en serie con el componente:

Para un resistor de 10 kΩ el error es despreciable; para uno de 1 Ω es enorme. La medición de cuatro hilos o Kelvin (Figura 1.16) separa los hilos de fuerza, que llevan la corriente, de los de sensado, que miden el voltaje con un instrumento de alta impedancia directamente sobre el componente. Como por los hilos de sensado casi no circula corriente, su resistencia no produce caída de voltaje.

Guarding: aislar un componente sin desoldarlo

El guarding es la técnica que hace posible el In-Circuit Test. La idea es sencilla: si los dos extremos de la trayectoria paralela están al mismo potencial, por ella no circula corriente hacia el detector. En la Figura 1.17, el nodo de medición B está en tierra virtual (0 V, por el amplificador operacional), y el nodo intermedio entre R1 y R2 se conecta con una tercera punta a la tierra de guarda G (0 V real). R2 queda con 0 V en ambos extremos y no conduce. La corriente de R1 sí circula, pero regresa por la guarda sin pasar por el detector. El detector solo ve la corriente de R_x, y la ecuación (1.5) vuelve a ser válida.

El guarding no es perfecto. La corriente de R1 cae en la resistencia R_g entre el nodo G y la tierra del sistema (contacto, relés, cableado) y eleva un poco el nodo de guarda. Esa pequeña tensión hace circular corriente por R2 hacia el detector. El error residual es aproximadamente:

Crece cuando R_x es grande y la trayectoria paralela es pequeña. El cociente entre ambos se llama relación de guarda (guard ratio): cuanto mayor es, más difícil es la medición. Cuando el error de la ecuación (1.8) es inaceptable, la medición de seis hilos agrega sensado a los nodos A, B y G y compensa la caída en los relés, el cableado y las puntas (Figura 1.18).

Límites de prueba

Cada paso compara la lectura con un límite bajo (LL) y uno alto (HL). Los límites no pueden ser iguales a la tolerancia del componente, porque la medición en circuito agrega su propio error. Tampoco pueden ser tan amplios que dejen pasar un componente equivocado. Una práctica común es partir de la tolerancia multiplicada por un factor y verificar que el valor vecino de la serie comercial quede fuera.

Capacitores, diodos y transistores

Capacitores e inductores

Los capacitores se miden con un estímulo de AC (de 100 Hz a 1 MHz según el valor) y el mismo detector de tierra virtual. La magnitud de la corriente da la reactancia:

Si en paralelo hay una resistencia, el sistema usa la detección de fase (phase mode) para separar la parte de la corriente en fase (resistiva) de la desfasada 90° (capacitiva). Un capacitor de 100 nF a 1 kHz tiene |X_C| ≈ 1.59 kΩ, un valor cómodo de medir (Figura 1.19).

Hay dos limitaciones importantes. La primera: varios capacitores de desacoplo conectados directamente en paralelo entre VCC y GND se miden como uno solo, la suma, y si falta uno pequeño junto a uno grande la diferencia queda dentro del error. La segunda: la polaridad de un electrolítico no se ve en una medición de capacitancia. Para ambos casos se recurre a otras técnicas, como AOI o pruebas especiales de polaridad.

Diodos y transistores

Un diodo se prueba en polarización directa con una corriente limitada y se verifica su voltaje V_F (Figura 1.20a). Un diodo de silicio da de 0.6 a 0.75 V; un Schottky, de 0.2 a 0.4 V. Un diodo abierto deja el voltaje en el valor de la fuente, y uno en corto o invertido da casi 0 V. Si el In-Circuit Test también mide en polarización inversa, confirma la orientación. Los Zener se verifican en ruptura inversa con la corriente limitada. Un transistor bipolar se prueba con tres puntas (Figura 1.20b): se aplica corriente de base para encenderlo y se verifica que V_CE baje a saturación, y luego se quita para verificar que se apague.

Cortos, abiertos y la secuencia de prueba

Antes de medir cualquier componente, el programa verifica la integridad de las redes de la tarjeta. Durante la preparación del programa, el sistema «aprende» de una tarjeta buena qué nodos están unidos entre sí por pistas o por resistencias muy bajas, y forma grupos de cortos (Figura 1.21). En producción hace dos pruebas complementarias:

• Prueba de abiertos (opens): dentro de cada grupo, todos los nodos deben medir menos que un umbral (continuidad).
• Prueba de cortos (shorts): entre grupos distintos debe medirse más que el umbral (aislamiento). Si dos grupos aparecen unidos, el reporte dice qué nodos son, y casi siempre señala un puente de soldadura entre pines vecinos.

La prueba de cortos usa una corriente constante y declara «corto» si el voltaje es menor que I × umbral. Un capacitor grande descargado se ve como un corto mientras se carga, porque V = I·t/C y su resistencia aparente es:

La Figura 1.22 muestra la secuencia completa de un programa. Primero va todo lo que no requiere alimentación: contacto, descarga de capacitores, cortos y abiertos, pruebas analógicas y vectorless. Después, solo si todo eso pasó, se energiza la tarjeta para las pruebas digitales y, opcionalmente, para programar memorias y microcontroladores en el sistema (In-System Programming, ISP). El orden protege a la tarjeta: nunca se alimenta una tarjeta con un corto en la fuente.

Dispositivos digitales: backdriving, vectorless y boundary scan

Prueba con vectores y backdriving

Para probar un circuito integrado digital en circuito, el In-Circuit Test necesita imponer niveles lógicos en sus entradas, aunque esas entradas estén conectadas a las salidas de otro circuito integrado. Lo hace con backdriving (sobremando): sus drivers tienen tan baja impedancia que forzan el nodo al nivel deseado, aunque otra salida intente llevarlo al contrario. Después aplica los vectores (patrones de entrada) y compara las salidas con lo esperado.

Técnicas vectorless

Muchos circuitos integrados complejos no tienen una prueba de vectores disponible, o desarrollarla sería muy costoso. Las técnicas vectorless («sin vectores») no prueban la función: verifican que cada pin esté soldado. La más usada es la prueba capacitiva (TestJet, VTEP y similares, Figura 1.24). Una placa sensora montada en el fixture descansa sobre el encapsulado. El sistema aplica una señal AC pequeña a un pin, con los demás pines en guarda, y la señal se acopla del marco metálico interno (lead frame) a la placa, a través de unos cuantos femtofaradios. Si el pin está abierto, se agrega una capacitancia en serie muy pequeña y la señal cae.

Boundary scan

El boundary scan (IEEE 1149.1, también llamado JTAG) coloca una celda de prueba entre cada pin y la lógica interna del circuito integrado. Las celdas forman un registro de corrimiento que se controla con cuatro señales: TDI, TDO, TCK y TMS. Varios dispositivos se conectan en cadena (Figura 1.25), y el sistema puede manejar y leer los pines de todos ellos sin tocarlos físicamente. Así se prueban las interconexiones entre dispositivos BGA que no tienen puntos de prueba. Con la técnica de Silicon Nails, los pines de boundary scan también sirven para probar dispositivos vecinos que no son compatibles.

Diseño para pruebas y cobertura

El In-Circuit Test solo puede probar lo que puede tocar. El diseño para pruebas (Design for Testability, DFT) es el conjunto de reglas que el diseñador de la tarjeta sigue para que la prueba sea posible y barata. Las reglas físicas de la Figura 1.26 son típicas: un punto de prueba por red, preferentemente por la cara inferior; pads de 0.9 a 1.0 mm de diámetro; separación de 2.54 mm entre centros (1.27 mm como mínimo, con puntas más finas y caras); distancia a componentes altos y al borde de la tarjeta, y barrenos de herramienta para los pines guía. Los valores exactos los fija el proveedor del fixture.

Al DFT eléctrico le importa que el circuito pueda controlarse y observarse: las entradas no deben ir atadas directamente a VCC o GND (un resistor de pull-up o pull-down permite que el tester las lleve al otro estado), los osciladores deben poder deshabilitarse y conviene evitar componentes en paralelo directo. La Figura 1.27 muestra, de forma cualitativa, cómo cae la cobertura al reducir el acceso. La prueba digital con mal DFT se desploma, mientras que las técnicas vectorless y el boundary scan conservan buena parte de la cobertura con poco acceso.

La cobertura de un programa se reporta por componente y por tipo de defecto: un componente puede tener prueba completa (presencia, valor y orientación), prueba limitada (por ejemplo, solo presencia) o ninguna. Conviene reportar ambas cifras y asignar a otra técnica, como AOI o prueba funcional, los componentes que el In-Circuit Test no cubre.

Del programa a la producción

Un programa de In-Circuit Test no se escribe línea por línea. Se genera a partir de los datos CAD, la lista de materiales y el esquemático, y después se depura con tarjetas reales (Figura 1.28). La depuración se hace con una tarjeta verificada como buena (Known Good Board, KGB). La caracterización mide muchas tarjetas buenas para confirmar que cada paso es estable. La validación siembra fallas a propósito (componentes retirados, invertidos o equivocados) para confirmar que el programa las detecta. Cada cambio de ingeniería o de proveedor regresa el ciclo al principio.

Capacidad de un paso: Cp y Cpk

Un paso de prueba es capaz cuando la población de tarjetas buenas queda lejos de sus límites. Se usan los mismos índices que en control estadístico de procesos:

Cp mide si la dispersión cabe entre los límites. Cpk además castiga el descentrado. Un criterio común es exigir Cpk ≥ 1.33 a cada paso analógico.

Cuándo conviene un fixture

El fixture es un costo fijo (Non-Recurring Engineering, NRE) alto, pero con él cada tarjeta se prueba en segundos. El flying probe casi no tiene costo fijo, pero cada tarjeta cuesta más tiempo de máquina. El volumen decide (Figura 1.30):

Diagnóstico de fallas

El producto visible del In-Circuit Test es el ticket de falla (Figura 1.31). Indica qué paso falló, qué componente, qué nodos se usaron, el valor esperado, el medido, los límites y la desviación. Leerlo bien ahorra horas.

Antes de tomar el cautín, el diagnóstico debe responder cuatro preguntas: ¿la falla es real?, ¿dónde está (tarjeta, fixture, sistema o programa)?, ¿qué componente o unión exactamente?, y ¿por qué ocurrió? La Figura 1.32 organiza esas preguntas en un diagrama de flujo.

Indicadores y Pareto

Una estación de In-Circuit Test se administra con pocos indicadores. El rendimiento al primer intento (First Pass Yield, FPY) es la fracción de tarjetas que pasa a la primera. La tasa de NFF (No Fault Found) es la fracción de tarjetas enviadas a reparación en las que no se encuentra ningún defecto. El Pareto de fallas (Figura 1.33) dice dónde está el problema.

Resumen

• Ningún proceso de ensamble es perfecto: con miles de oportunidades de defecto por tarjeta, incluso un proceso de 150 DPMO produce defectos en casi la mitad de las tarjetas. Las soldaduras abiertas y los componentes faltantes dominan el espectro de fallas.
• El costo de una falla se multiplica por unas diez veces en cada etapa que avanza (regla de 10). El In-Circuit Test detecta los defectos cuando todavía son baratos y antes de energizar la tarjeta.
• El In-Circuit Test es una prueba estructural: verifica componente por componente que la tarjeta esté bien construida, con diagnóstico automático a nivel de componente y pin. Complementa, no sustituye, a la prueba funcional.
• Un sistema de In-Circuit Test tiene pocos instrumentos y una matriz de relés que los conecta a cualquier punta. El fixture de cama de clavos adapta el sistema a cada tarjeta.
• Toda medición analógica es R = V/I. Las trayectorias paralelas reducen la lectura, y la resistencia de contacto la aumenta. El guarding elimina la primera y la medición Kelvin la segunda.
• El programa sigue un orden fijo: cortos y abiertos, pruebas analógicas y vectorless sin alimentación, y solo después pruebas digitales con alimentación.
• Las técnicas vectorless y el boundary scan recuperan cobertura donde no hay acceso físico. El DFT decide cuánto acceso hay.
• Un paso es confiable cuando su Cpk es alto. Las fallas falsas, las re-pruebas y el NFF son síntomas de la prueba, no del producto, y se atacan con caracterización y mantenimiento.
• El diagnóstico parte del ticket, separa la falla real de la del sistema y termina en una acción correctiva al proceso.

Ejercicios

Las respuestas se despliegan al hacer clic en cada ejercicio.

1. Una tarjeta tiene 320 componentes y 2,680 uniones soldadas, y el proceso produce 200 DPMO. ¿Cuántas oportunidades de defecto tiene, cuántos defectos se esperan por tarjeta y qué fracción sale perfecta?

   N = 3,000 oportunidades; 3,000 × 200×10⁻⁶ = 0.6 defectos por tarjeta; Y = (1 − 200×10⁻⁶)³⁰⁰⁰ ≈ 0.549, es decir, 54.9 %.

2. Una línea produce 25,000 tarjetas al año con 4 % de tarjetas defectuosas. Sin In-Circuit Test, la reparación en el ensamble final cuesta US$50; con un In-Circuit Test de 95 % de cobertura, lo detectado se repara a US$5. Calcule el costo anual en ambos casos y el ahorro.

   1,000 tarjetas defectuosas. Sin In-Circuit Test: US$50,000. Con In-Circuit Test: 950 × $5 + 50 × $50 = US$7,250. Ahorro: US$42,750 por año.

3. Se fabrican 15,000 tarjetas con 3 % de tarjetas defectuosas. La estrategia A usa solo FT con 90 % de detección; la B agrega antes un In-Circuit Test de 95 % de cobertura. Calcule los escapes de cada estrategia y la diferencia de costo si cada falla en campo cuesta US$400.

   D = 450. A: 450 × 0.10 = 45 escapes. B: 450 × 0.05 × 0.10 = 2.25 escapes. Diferencia: 42.75 × $400 = US$17,100.

4. Se quiere medir R_x = 2.2 kΩ, pero existe una trayectoria paralela formada por R1 = 1 kΩ y R2 = 3.3 kΩ en serie. Calcule la lectura sin guarda y el error.

   2.2 kΩ ∥ 4.3 kΩ = 1.455 kΩ; error = −33.8 %.

5. R_x = 4.7 kΩ tiene una trayectoria paralela de R1 = R2 = 470 Ω. Con V_s = 0.2 V y R_g = 1 Ω, calcule la lectura sin guarda y con guarda.

   Sin guarda: 4.7 kΩ ∥ 940 Ω = 783 Ω (−83.3 %). Con guarda: I(R_x) = 42.55 µA; V_G = 0.426 mV; I(R2) = 0.905 µA; R = 0.2 V / 43.46 µA = 4.60 kΩ (−2.1 %). La ecuación (1.8) da −4,700 × 1 / (470 × 470) = −2.1 %. La relación de guarda alta hace que el error sea mayor que en el Ejemplo 1.7.

6. Con V_s = 0.2 V y R_f = 100 kΩ, el ADC lee V_o = −0.909 V. Calcule R_x y la corriente de prueba.

   R_x = 0.2 × 100 kΩ / 0.909 = 22.0 kΩ; I = 0.909 V / 100 kΩ = 9.09 µA.

7. Un resistor de 0.47 Ω se mide con dos hilos y R_c = 0.10 Ω por conexión. Calcule la lectura y el error. ¿Qué leería una medición de cuatro hilos?

   Dos hilos: 0.47 + 0.20 = 0.67 Ω (+42.6 %). Cuatro hilos: 0.47 Ω.

8. Una cámara de vacío de 200 × 150 mm alcanza ΔP = 65 kPa. Calcule la fuerza en N y en kgf, y cuántas puntas de 1.5 N puede actuar si se exige que la fuerza disponible sea 1.3 veces la necesaria.

   F = 65,000 × 0.03 = 1,950 N ≈ 199 kgf. Fuerza útil: 1,950 / 1.3 = 1,500 N → 1,000 puntas.

9. R30 es de 1 kΩ ±5 %. Con un multiplicador de 3, calcule los límites. ¿Detectarían un resistor de 1.1 kΩ o uno de 910 Ω colocado por error?

   ±15 %: LL = 850 Ω, HL = 1,150 Ω. Ni 1.1 kΩ (+10 %) ni 910 Ω (−9 %) quedan fuera: no se detectan. Con resistores de 5 % el multiplicador debe ajustarse, o aceptar que los valores vecinos de la serie no se distinguen.

10. Entre +5V y GND hay 22 µF y el umbral de corto es 10 Ω. ¿Durante cuánto tiempo el capacitor parece corto? ¿Qué retardo da un margen de 5 veces el umbral? ¿Qué resistencia aparente se mide con un retardo de 0.5 ms?

    t = 10 Ω × 22 µF = 220 µs. Margen de 5× (50 Ω): 1.1 ms. Con 0.5 ms: 0.5 ms / 22 µF = 22.7 Ω (no es corto, pero el margen es de solo 2.3×).

11. Otro resistor de 10 kΩ ±1 % tiene límites de 9.70 y 10.30 kΩ. Con 30 tarjetas buenas, x̄ = 10.06 kΩ y s = 0.05 kΩ. Calcule Cp y Cpk y diga si el paso es capaz.

    Cp = 0.60 / 0.30 = 2.00. Cpk = mín(0.24, 0.36) / 0.15 = 1.60. Es capaz (≥ 1.33).

12. Repita el Ejemplo 1.12 para un programa de 300 pasos.

    Cpk = 1.00: 0.9973³⁰⁰ ≈ 44.4 %. Cpk = 1.33: 0.999934³⁰⁰ ≈ 98.0 %.

13. En un ticket, un resistor de 4.7 kΩ lee 470.2 Ω y otro de 10 kΩ lee 6.81 kΩ. Calcule la desviación de cada uno e indique la causa más probable.

    4.7 kΩ: −90.0 %. Es otra década exacta: resistor de 470 Ω (código 471 en lugar de 472). 10 kΩ: −31.9 %. Una trayectoria paralela tendría que valer 21.3 kΩ; si no existe en el circuito, lo más probable es un componente equivocado de 6.81 kΩ, que es un valor de la serie E96. Se confirma con la marca o con una medición fuera de la tarjeta.

14. Se probaron 5,000 tarjetas y 350 fallaron en el primer intento. 140 pasaron al re-probar y, de las 210 enviadas a reparación, 60 resultaron NFF. Calcule el FPY, el NFF, la tasa de fallas falsas y el FPY sin fallas falsas.

    FPY = 4,650 / 5,000 = 93.0 %. NFF = 60 / 210 = 28.6 %. Fallas falsas: 140 + 60 = 200 → 4.0 %. Defectos reales: 150 → FPY sin fallas falsas = 97.0 %.

Glosario inglés / español

In-Circuit Test (ICT)

Prueba en circuito

In-Circuit Tester

Probador en circuito

Automatic Test Equipment (ATE)

Equipo automático de prueba

Unit Under Test (UUT)

Unidad bajo prueba

Printed Circuit Board Assembly (PCBA)

Tarjeta ensamblada

Bed-of-nails

Cama de clavos

Spring probe, pogo pin

Punta de prueba con resorte

Probe plate

Placa de puntas

Tooling pin

Pin guía

Testhead

Cabezal de prueba

Pin card

Tarjeta de pines

Fault spectrum

Espectro de fallas

Solder short, solder bridge

Corto de soldadura

Cold solder joint

Soldadura fría

Latent defect

Defecto latente

Structural test

Prueba estructural

Functional Test (FT)

Prueba funcional

Parallel path

Trayectoria paralela

Guard, guarding

Guarda, aislamiento por guarda

Guard ratio

Relación de guarda

Virtual ground

Tierra virtual

Four-wire (Kelvin) measurement

Medición de cuatro hilos

Backdriving

Sobremando

Vectorless test

Prueba sin vectores

Boundary scan (JTAG)

Exploración de fronteras

Design for Testability (DFT)

Diseño para pruebas

Known Good Board (KGB)

Tarjeta buena conocida

First Pass Yield (FPY)

Rendimiento al primer intento

No Fault Found (NFF)

Sin falla encontrada

Escape, false accept

Escape

False failure, false reject

Falla falsa

Referencias

1. Topete Samaniego, D. In-Circuit Test: capítulos «Introducción», «ICT vs FT» e «ICT», y sitio educativo FFTLab, 2006.
2. Agilent Technologies. Medalist i1000 In-circuit Test System – User Guide, U9401-95000, 2007.
3. Teradyne. TestStation Systems: In-Circuit & Functional Production Test Platform, 2015.
4. GenRad. Introduction to In-Circuit Testing. Concord, MA, 1984.
5. Balzer, R. J. «Electrical In-Circuit Test Methods for Limited Access Boards». Agilent Technologies, 2001.
6. Neal, B. «Design for Testability – Test for Designability». Agilent Technologies, Manufacturing Test Division.
7. Oresjo, S. «A New Test Strategy for Complex Printed Circuit Board Assemblies». Nepcon, 1999.
8. Circuit Check, Inc. Design Guide: Introduction to Automated Test Fixtures.
9. INGUN Prüfmittelbau GmbH. Test Probes Catalogue.
10. ECT. Agilent 307x In-Circuit Test Programming Standards.
11. IEEE. Std 1149.1: Standard Test Access Port and Boundary-Scan Architecture.
12. IPC. IPC-2517A: Assembly In-Circuit Testing Data Description (GenCAM).

Todas las figuras provienen del material original del autor. Para esta publicación se limpiaron, se ampliaron y se enfocaron digitalmente. El espectro de fallas se basa en datos publicados por B. Neal y la comparación de estrategias en datos de S. Oresjo (Agilent Technologies). Las cifras de costos de los ejemplos son ilustrativas.